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一种适用于射频集成电路的抗击穿LDMOS设计

  随着IC集成度的提高及器件特征尺寸的减小,栅氧化层厚度越来越薄,其栅的耐压能力显著下降,击穿电压是器件可靠性的一个重要参数,它不仅决定了其输出功率,它还决定了器件的耐压能力,因此必须要采取措施以提高器件的击穿电压。

  如图1所示,LDMOS最主要的结构特点是采用双扩散技术,在同一窗口进行磷扩散,沟道长度由两种扩散的横向结深决定。LDMOS中产生的击穿形式有栅绝缘层击穿和漏源击穿。

  LDMOS高压器件是多子导电器件,由于漂移区将漏区与沟道隔离,Vds绝大部分降落在漂移区上,基本上没有沟道调制,所以当Vds增大时,输出电阻不下降。并且栅电极和漏区不重迭,从而提高了漏源击穿电压。

  影响LDMOS耐压性能的因素很多,本文将从埋层漂移区掺杂浓度、衬底掺杂浓度3方面进行分析各参数对其耐压性能的影响。

  在P衬底用离子注入法注入N型埋藏层(NBL),一方面,NBL与P衬底以及N+掺杂区形成寄生三极管,当有电压加在LDMOS器件的 漏极时,可利用寄生三极管形成电流放电路径,并且添加的N型埋层可以增加杂质的掺杂浓度,减小其内部电阻,从而更利于释放电流。另一方面,NBL可以降低 沟道附近的等位线曲率提高击穿电压,其电中性作用使漂移区的优化浓度提高,导通电阻降低,改善了漏极击穿特性。

  漂移区是LDMOS和MOS器件结构的主要差异之一,也正是由于低掺杂漂移区的存在使LDMOS击穿电压比传统MOS高很多。漂移区长 度、深度和浓度对击穿电压的影响很大,一般说来,漂移区长度越长,LDMOS击穿电压越高,但是当漂移区长度增加到一定值时,其击穿电压随着漂移区长度的 变化逐渐变缓。击穿电压随漂移区浓度的增大先增大后减小。

  衬底掺杂浓度的大小对击穿电压影响较大。由于pn结一边或者两边掺杂浓度较低时,雪崩击穿是pn结主要的击穿机制,LDMOS的一次击 穿是主要集中在漏极处的雪崩击穿,在一定范嗣内,衬底浓度越小,与漏极形成的反向PN结的势垒宽度越宽,碰撞倍增次数越多,雪崩击穿也就越容易发生,击穿 电压就越低。

  目前,利用器件结构上的改进,进而提高LDMOS击穿电压的方法主要有:RESURF技术、漂移区变掺杂、加电阻场极板、内场限环等技术。

  RESURF技术:其基本原理是选择适当的漂移区掺杂浓度和厚度,控制漂移区表面的二维电场,使击穿发生在体内从而达到高击穿电压的目的。通过降低漂移区 掺杂,在沟道和漂移区结的电场尚未达到临界电场之前,利用P-衬底和N-漂移区的pn结将漂移区耗尽,增大了耗尽区边界的曲率半径,从而提高了击穿电压。

  漂移区变掺杂:通过表面掺杂浓度的阶梯变化,在漂移区中部引入新的电场峰值,提高漂移区中部电场,且较高的掺杂位于表面,降低导通电阻的同时改善表面电场分布。

  加电阻场极板:在漂移区上方形成电阻场板,电阻场板产生均匀分布的垂直电场施加于漂移区中,与水平电场交叠,使漂移区电场分布也均匀化,降低了电场强度,从而提高了击穿电压。

  内场限环技术:在N-漂移区中插入P型区域,在漂移区内形成内场限坏时,内场限坏耗尽区的电场与表面电场方向相反,增大了栅场耗尽区的有效曲率半径,从而提高了器件耐压。

  总体而言,RESURF技术无需增加额外的工艺,但须对衬底掺杂浓度、N阱掺杂浓度和N阱的厚度以及区域进行控制,精确度要求较高。漂移区变掺杂技术和加 电阻场极板工艺步骤较复杂,不利于电路的集成。内场限环技术需受到漂移区宽度及深度的限制,一般适用于漂移区较深,且浓度较高的LDMOS器件中。

  LDMOS器件的击穿电压主要集中在漏极处,此处的电场较集中,电场越集中,器件越容易击穿,因此,为了提高器件的击穿电压,可减弱其电场强度。

  LDMOS器件工作时,栅极的末端存在一个峰值电场,为了减小其表面电场强度,可在漂移区引入阱结构。图3为具有阱结构的LDMOS结构图,图4为其相应的silvaco模拟仿真图。